Synopsys, 3D Yığınlı Çipte 64 GT/s Hızında PCIe 6.0 PHY'ı Doğruladı

Çip tasarım devi Synopsys, kendi tabiriyle sektörün ilk 3D PCIe 6.0 test çipini hayata geçirdiğini duyurdu. Yüz yüze (face-to-face) istiflenmiş bir paket içine yerleştirilen 5nm PHY, saniyede lane başına 64 GT/s hız üretiyor ve PAM4 sinyalleme sayesinde sekiz hatlı bir bağlantıda toplam 128 GB/s bant genişliğine ulaşıyor. Şirketin blog yazısına göre alıcı gözleri, standardın öngördüğü bit hata oranı gereksinimini rahatlıkla karşılıyor. Bu sonuca varmak için Synopsys mevcut bir 2D PCIe 6.0 test çipini adeta "parçalarına ayırıp" yeniden inşa etti: yongaya silisyum içi vialar (TSV) ekledi ve devre tasarımı ile imza sürecini 3D süreç tasarım kitlerine göre baştan yaptı.

PCIe 6.0 için 3D yığınlamada PHY yerleşimi neden zorlaşıyor?

Klasik monolitik çiplerde PCIe PHY'ları genellikle kalıbın kenarına, paket giriş-çıkış bağlantılarına yakın bir konuma yerleştirilir. Bu sayede alt tabakaya (substrate) giden izler kısa tutulur, sinyal zayıflaması ve yansımalar kontrol altında kalır. 2.5D paketlerde de bu düzen büyük ölçüde korunabiliyor; PHY'lar en dıştaki çiplet dilimlerinin kenarına yerleştiriliyor. Ancak yüz yüze hibrit bonding bu lüksü ortadan kaldırıyor. Alt kalıp ters çevrilip yeniden dağıtım katmanı üstteki mantık kalıbının katmanıyla buluştuğunda, PCIe PHY'ları ulaşmaları gereken alt tabakadan tamamen ters yöne bakar hale geliyor. Sinyallerin bu noktada silisyuma açılan vialardan aşağı inerek yol alması gerekiyor.

Vialar her yere açılamıyor

Her TSV aktif silisyumun içinden geçtiği için etrafına bir tampon bölge gerekiyor; bu da viaların PHY'ın hemen altına rastgele açılamayacağı anlamına geliyor. Synopsys ürün yönetimi direktörü Manmeet Walia, Electronic Design'a yaptığı açıklamada "Paket alt tabakasına doğrudan dikey olarak nadiren delik açarsınız" diyerek, sinyal yönlendirmenin üst metal katmanlarından birine tırmanıp yön değiştirdikten sonra aşağı inmesi gerektiğini belirtti. Walia'ya göre elektromigrasyon ve yerleşim kuralları 3D'de ciddi biçimde değişiyor; via sayısı bant genişliği ile sinyallerin birbirine karışması arasında bir denge unsuru haline geliyor. Ayrıca müşteri lojik devrelerinin PHY'ın alt tabakaya inen yolunun üzerine denk gelmesi de tasarımdan tasarıma çözülmesi gereken bir sorun olarak öne çıkıyor. PCIe 5.0'da kullanılan NRZ sinyallemenin aksine, her sembolde iki bit taşıyan PAM4 bu tür hatalara çok daha az tolerans tanıyor.

Fujitsu'nun farklı yaklaşımı

Fujitsu'nun Monaka işlemcisi ise bambaşka bir yol izliyor. Bu tasarımda, 144 Armv9 çekirdeği taşıyan dört adet N2 hesaplama çipleti, hibrit bakır bonding ile N5 SRAM çipletlerinin üzerine yüz yüze istifleniyor. Ancak bellek denetleyicileri ve 12 DDR5 kanalına ait PHY'lar, bonding yapılmış yığının içine değil, ayrı ve nispeten büyük bir G/Ç kalıbına yerleştiriliyor. Bu, aynı sorunu çözmenin alternatif bir mimari yolu olarak dikkat çekiyor.

Sıradaki durak: 3.5D paketleme ve UCIe

PCIe nesilleri, standardın ömrünün büyük bölümünde beş ila yedi yılda bir güncelleniyordu; artık bu süre yaklaşık iki yıla indi. 2028 yılında lane başına 256 GT/s hız vaat eden PCIe Gen 8 spesifikasyonu bekleniyor. Walia, Electronic Design'a yaptığı açıklamada bir sonraki büyük değişimin 3.5D paketlemeyle geleceğini söyledi: Bu yaklaşımda PCIe PHY'ları alt kalıptan tamamen çıkarılacak, yerine UCIe konulacak ve PHY'lar interpozer üzerinde Ethernet, PCIe ve CXL için çok protokollü bir merkez görevi gören yan bir çiplete taşınacak. Synopsys bu geçiş için henüz bir tarih vermiş değil; ancak şirketin blog yazısına göre lider müşteriler, yığınlarının üst kalımları için angstrom sınıfı süreç teknolojilerini şimdiden değerlendirmeye başladı.

Türkiye ve sektör için ne anlama geliyor?

Bu tür temel PHY doğrulama çalışmaları, tüketicinin raflarda doğrudan karşılaşacağı bir ürün değil; ancak yapay zekâ sunucularından yüksek performanslı GPU'lara kadar geleceğin çip mimarilerinin temelini oluşturuyor. Türkiye'deki veri merkezi yatırımları ve yerli çip tasarım girişimleri açısından bakıldığında, Synopsys gibi EDA devlerinin 3D yığınlama konusunda attığı adımlar, yerli tasarım ekiplerinin de orta vadede lisanslayabileceği IP havuzunun genişlemesi anlamına geliyor. Ayrıca PCIe 6.0 ve sonrasında gelecek 256 GT/s'lik Gen 8 standardı, önümüzdeki yıllarda Türkiye'ye ithal edilecek sunucu donanımlarının ve yüksek hızlı depolama çözümlerinin performans tavanını doğrudan etkileyecek. Kısacası bugün laboratuvarda doğrulanan bu PHY teknolojisi, birkaç yıl içinde veri merkezlerinden oyun bilgisayarlarına uzanan geniş bir donanım yelpazesinde karşımıza çıkabilir.